Page 29 - 腦機介面無回應？

INNOVATIONS
智慧晶片設計的未來
Cadence供稿
設計人員對使用傳統電子設計自 動化工具所執行的流程已駕輕就 熟，例如依據分析結果來偵測異 狀或改善佈局，調整參數後，接著 循環演進。經驗豐富的設計人員 能夠比經驗不足的設計人員效率 更好，原因之一是他們擁有較多 經驗處理同類型的設計過程。相 對之下，經驗不足或設計新手，可 能需要花費較大量時間來進行設 計工作，更長的時間熟悉函式庫以 及矽智財等。
Cerebrus使用獨特的強化式機器學習法，將生產力提高10倍，並將PPA提高20%。
Cerebrus使用獨特的強化式 機器學習法，將生產力提高10倍， 並將功耗、效能和面積(PPA)提高 20%。Cerebrus可以和本地資料 中心或雲端供應商的運算資源一 起協作。它使生產力曲線向左移 動，降低了工程工作量，同時最佳 化PPA目標。它特別適用於最先 進的節點，可以取代傳統人力，處 理高電阻互連、電壓下降、高複 雜設計規則，以及其他現代晶片 設計完成和簽核過程中，無法解決 的問題。Cerebrus包括Genus合 成、Innovus設計實現與Tempus 靜態時序簽核等等在內的數位全 流程引入強化式學習和知識圖譜。 全流程方式是廣域地探索最佳解 法，達到全流程整體的結果.而非 僅單一階段的最好結果。
在雲端和巨型資料中心的時 代，所遇到的設計挑戰之一是設計 人員必須使用大量電腦運算資源 的工作，但未必能將設計項目的結 果快速收斂。另一個設計挑戰是半 導體產業正在5G、自動駕駛與先 進駕駛輔助系統、超大規模運算、 工業物聯網等許多領域的推波助 瀾下，蓬勃地發展。半導體產業這 樣前所未有的復甦，展現更先進、 更具挑戰性的半導體流程節點設 計，但也導致工程師們工作負荷量 比以前更重，並且必須在更高度壓 力下去生產新世代更高速的晶片。
大量依賴人工進行流程開發。但 Cerebrus在短短10天內聚焦在 流程改善，使效能額外提升14% 至420MHz，漏電量額外降低7% 約26mW。總功耗(動態和靜態)改 善了3%、降低62mW，晶片尺寸減 少5%，Cerebrus為設計人員提供 堅強的後盾。
基於此，Cadence發佈 了Cerebrus智慧晶片探測工具 (Intelligent Chip Explorer)， 正可為數位設計領域提供協 助。Cerebrus是一款以機器學習為 技術基礎所開發的新型工具，可實 現數位晶片設計自動化和規模化。
隨著產業繼續向先進製程 發展，設計規模與複雜性不斷增 加，Cerebrus可以協助設計人員 更有效地實現PPA目標，且做為 Cadence數位全流程多元產品中 的一部分，能與Cadence既有產 品無縫協作，以提供快速的設計 收斂途徑，以及更佳的可預測性， 協助客戶讓智慧設計無所不在， 成為卓越
更多資訊 可參考 網站訊息
27
以一個5奈米的手機中央處 理器(CPU)為例，該處理器之前
設計的基 石。
(本文由Cadence提供)
2021年10月 | www.eettaiwan.com