Page 18 - 腦機介面無回應？

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pMOS元件互相堆疊，使n、p之間 的間隔轉移至垂直方向，去除了 n、p間隔對單元高度的影響。如 此一來，通道寬度可以再進一步擴 大，或是運用多出來的空間，推動 4T或更低的軌道高度。
VLSI大會上，imec率先展示了透 過優化關鍵模組步驟所實現的單 片整合CFET架構。
和摻雜劑的活化，兩者通常需要 約900°C。
軟體模擬顯示，CFET對於未 來邏輯晶片與SRAM尺寸的微縮都 有幫助。在CFET架構下，通道可以 製成鰭片(n-fin on p-fin)或奈米片 (n-sheet on p-sheet)的形式。奈 米片形式的CFET使整個奈米片類 型的元件架構更加完善，是最極 致的CMOS元件架構。
序列式CFET製程步驟包含數 個區塊。首先，處理底層元件至觸 點的位置。下一步，使用介電對介 電(dielectric-to-dielectric)晶圓 鍵合技術，在此層上方透過晶圓轉 移建立一個空白無圖形的半導體 層。接著，整合頂層元件，連線頂 部閘極和底部閘極。最後，經由中 段製程和後段製程完成整個流程。
imec最近也針對這兩個問 題提出了解決方案。首先，我們 的團隊開發了兩種新方法，可在 較低的製程溫度下維持好的閘堆 疊可靠性:一是採用低溫氫電漿 (low-temperature hydrogen plasma)處理法來鈍化矽氧化物 夾層中的缺陷，二是將一個介面 偶極(interface dipole)導入Si溝 道和HfO2閘極電介質之間，以抵 消HfO2缺陷態和電荷載流子導帶 之間的能量。
結語
從製程角度來看，由於 nMOS-pMOS垂直堆疊，CFET 的架構較為複雜。有兩種可能 的垂直整合方式，分別是單 片式(monolithic)和序列式 (sequential)，這兩種形式各有 利弊，而imec的貢獻在於開發模 組和整合步驟，以及量化每個製 程流程的功率、效能與面積優勢 和複雜性。
從整合的角度來看，序列式 流程比單片式單純，因為底層和 頂層元件都可以用傳統的二維 方式單獨處理。序列整合流程的 一個有限的優勢是可以靈活地針 對n-和p-型元件整合不同的通道 材料(例如Si用於nMOS，SiGe或 Ge用於pMOS，或者最終採用二 硫化鎢等2D材料)，並藉此進一步 提升效能。
此外imec還開發了一種創新 的長晶製程，即使在低生長溫度下 也能產生高度摻雜活化，而且p-和 nMOS元件皆適用。無論是單片或 序列式CFET整合方案，imec將繼 續改善模組與整合步驟，為產業界 推薦最佳選項。
單片式CFET製程步驟是從底 部通道的長晶開始，然後是中間犧 牲層的沉積，最後是頂部通道的磊 晶生長。當以奈米通道為目標時， 起始的底部和頂部通道配置可以 是Si鰭片或Si/SiGe多層堆疊的形 式。無論何種形式，堆疊都會形成 深寬比非常高的垂直結構，並為鰭 片、閘極、隔離層，以及源/汲極觸 點的圖形化帶來嚴重難題。例如在 替換金屬閘極的整合步驟中，n和 p需要不同的替代金屬閘極，使整 個製程變得更加複雜。在2020年
做為一種新的製程方案，序 列CFET也面臨了一些需要特別關 注的難題。第一個難題是兩片晶 圓間鍵合介電氧化物的厚度。如 imec在2020年VLSI中展示，過厚 的氧化物會降低AC效能。另一方 面，氧化物太薄有可能會產生鍵合 缺陷(空隙)。imec正在開發的薄型 無空隙鍵合氧化物製程可以平衡 這兩個問題。
以上，我們回顧了在CMOS 邏輯元件微縮的過程中導入類奈 米片電晶體架構的主要優勢和挑 戰。每一個由奈米片、叉型片，以 及CFET推動的新世代製程，都伴 隨著效能上的演進(藉由優化有 效通道寬度)，以及邏輯標準單元 高度的進一步降低。
www.eettaiwan.com | 2021年10月
序列CFET的第二個難題是晶 圓轉移方法有熱預算限制。頂層 製程的溫度必須降到500°C才能 避免對底層元件造成不良影響。 受到影響的包含閘堆疊的可靠性
從製程的角度來看，奈米片架 構可以視為FinFET架構的演化， 然而每種不同的奈米片架構在整 合上都有其獨特的難題。imec 將持續探索與評估可行的解決方 案。
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