Page 16 - 腦機介面無回應？

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的難題。幸運的是，奈米片基本 上算是FinFET的自然演變，因此 許多為FinFET開發和優化的製程 模組可以重複使用，這無疑促進 了奈米片被產業界採用。以下，我 們列出了這兩種架構中相異的四 個關鍵製程步驟，每個步驟需要 特定的創新。
(inner spacer)，即一個額外的介 電質，將閘極與源極/汲極隔離以 降低電容。在形成內隔離層的製 程步驟中，會透過一種橫向蝕刻 製程，使多層堆疊結構中的SiGe 層外部凹陷，產生小空腔;這個小 空腔需要使用介電質材料填充。 內隔離層的整合是奈米片製程中 最複雜的模組，需要高蝕刻選擇 性(etch selectivity)和精確的橫 向蝕刻控制;包括imec在內的全 球數個研究團隊克服了內隔離層 整合的挑戰。
要進一步提升DC性能，最直 接有效的方法是擴大通道的有效 寬度，但是這在傳統的奈米片架 構下變得非常困難，主要是因為n 型和p型元件需要較大的間隔，這 使得在按比例微縮的單元高度上 難以將奈米片的有效寬度擴大。 這個空間被功函數金屬圖形化步 驟中出現的橫向過蝕刻(lateral over-etch)所消耗，而叉型片元件 架構可以解決這個難題。
首先，奈米片架構採用了矽 (Si)和矽鍺(SiGe)透過長晶形成 的多層結構來定義元件通道。這 種運用長晶材料定義通道的方式， 以及兩種材料之間晶格不匹配的 情況，都和傳統CMOS製程不同。 在這個多層堆疊的結構中，SiGe 被用作犧牲層(sacrifice layer)， 會在稍後替換金屬閘極製程步驟 中的通道釋放(channel release) 時移除。整個多層堆疊結構是以 一個高深寬比鰭片的型態進行圖 形化，因此要保留良好的奈米片 形狀並不容易。
第三是奈米片通道釋放，也就 是奈米片互相分離的步驟;這是透 過選擇性蝕刻多層架構中的SiGe 來達成，需要支援高選擇性的蝕 刻技術，理想情況下應儘量將奈 米片間的Ge殘留物蝕刻，同時降 低Si的粗糙度。此外，還必須避 免細小的奈米片互相黏附。imec 對不同蝕刻製程選項(包括乾式 與濕式)進行了深度的研究，對於 克服這些難題貢獻良多。
2017年(IEDM大會)，imec首 次公開提出將叉型片元件用於微 縮SRAM，隨後(IEDM 2019)又將 其用於邏輯標準單元。在此架構 下，藉由在閘極圖形化前將介電 牆導入n-和pMOS元件，可以成功 將n-p的間距縮小;這個介電牆會 在功函數金屬圖形化時做為蝕刻 終止層，進而縮短n至p之間的間 隔，如此一來，通道的有效寬度 以及驅動電流(DC性能)可以進一 步獲得改善。
在2017年的IEDM大會 上，imec提出了一個關鍵的優 化方式:導入一個淺溝槽隔離層 (STI)襯裡，並在STI製程步驟中 透過低熱積存(thermal budget) 抑制氧化引起的鰭片變形。這不僅 能更有效控制奈米片形狀，也可 以提高元件的DC (較大的驅動電 流)和AC (固定功率下速度提升) 性能;AC性能提升意味著能降低 環狀振盪器電路的閘極延遲。以 上論文發表是首個透過奈米片新 製程打造的實際電路製作成果。
最後是替代金屬閘極(RMG)整 合步驟，包含奈米片層之間和周圍 功函數(work function)金屬的沉 積和圖形化。2018年，imec團隊強 調了可擴充功函數金屬的重要性， 因為它能夠減少奈米片堆疊所佔 用的垂直空間(參考圖3)。imec團 隊展示將兩個垂直奈米片之間的 間隔物從13nm減少到7nm，並將 晶片的AC效能提升了10%，可見 RMG微縮的重要性。
另一個運用較小n、p間隔的 方式，是不用於提升有效通道寬 度，而是將標準單元的線高從5T 微縮至4T。這樣子的演化必須輔 以後段與中段製程的創新，並導入 助力微縮的技術如埋入式電源軌， 或自對準閘極接點(selfaligned gate contacts)。
奈米片架構與FinFET不同的 第二個地方，是需要一個內隔離層
叉型片登場
根據軟體模擬預測，叉型片 可以實現比奈米片高10%的AC性 能。根據imec團隊解釋，此效能 增加是源自於閘極和汲極的重疊 縮小，進而減少(寄生)米勒電容。 較小的米勒電容具備提升元件能
www.eettaiwan.com | 2021年10月
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