Page 11 - 實現系統級效能、功耗與面積的3D-IC小晶片設計

查，包括熱分析和翹曲機械應力分 析。Integrity 3D-IC提供了流程管理 器，可引導用戶完成與3D-IC設計相 關的不同分析設置。
熱分析流程
3D-IC設計的性能取決於3D-IC 系統組件之間的熱行為和溫度分 佈。Cadence Celsius支持熱分析 的各方面需求，能夠快速準確地識 別IC封裝和PCB中的熱問題，包括 堆疊晶片系統。它包括一個強大的 有限元素分析(FEA)場求解器，用 於分析瞬態和穩態、複雜固體結構 中的熱傳導，並利用運算流體動力 學(CFD)引擎進行對流和輻射傳熱 分析。3D FEA場求解器可為任何3D 結構提供準確的熱傳導分析和電氣 模擬，例如帶有凸塊或打線接合的 複雜封裝、連接器，以及連接器到 PCB的過渡。
電源分析流程
將電流傳輸到每個晶粒並穿 過其他晶粒的供電網路，是3D-IC 最重要的功能之一。3D-IC設計的 性能在很大程度上取決於多個晶 粒之間的功率分配/分佈和壓降(IR) 效應。Integrity 3D-IC能夠對3D-IC 設計執行先軌分析(ERA)，提供具有 詳細設計和優化連接的多晶片堆疊 資料。它使用Cadence Voltus IC 電源完整性解決方案的功能，可在 供電網路(PDN)上提供準確、快速 和大容量的分析和優化技術或晶 片的電網。它與Cadence的Sigrity XtractIM和Sigrity PowerDC技術
整合，用於晶片-封裝-電路板總功 率簽核協同分析，包括2.5D矽中介 層和3D-IC技術。
對於多個小晶片而言，重要的 是在每個晶片上單獨關閉時序，並 對穿過晶片的任何同步路徑進行計 時。直接晶片堆疊縮短了互連，但增 加了建模3D堆疊結構(如矽通孔和 微凸塊)的複雜性。
這種反饋可以納入規劃和實現階 段，以在2.5D/3D配置中更改小晶片 位置，它可以影響2.5D/3D配置中的 晶片選擇，最重要的是，它可以影響 功率、單元密度和時序優化。例如， 如果基於功率密度向量的準確電熱 分析反饋可行的話，晶片堆疊設計 人員可以更改佈局規劃，同步切換 模組就不會堆疊在彼此的頂部。來 自時序分析的早期反饋，會影響每 個晶粒中優化其他物件時所需的 條件。簡而言之，設計流程中，當正 確點能夠反饋出有用的系統級分析 訊息時，可以避免在任何3D-IC配 置中，因為小晶片過度設計和臨界 誤差所付出的高昂代價。
靜態時序分析流程
Cadence的Quantus提取解 決方案可對所有3D結構進行建模， 並使用標準ICT技術文件，以及進 程間技術文件，創建多個標準寄生 交換格式(SPEF)。提取單個規範文 件後，Tempus時序簽核方案提供 快速的多晶片靜態時序分析(STA) 功能，以及獨特的分佈式處理和雲 端功能。Tempus方案能夠為片上 (on-die)介面使用邊界模型抽象， 並且能夠執行晶粒間互連的延遲 計算。此外，堆疊晶粒設計必須考 慮各種製程電阻電容寄生效應組合 (RC corners)，確保所有流程變化 都有考慮到，以便進行準確的時序 分析。Tempus使用特殊技術進行晶 粒間路徑分析和調整以優化簽核組 合(signoff corners)。最小化的資料 庫設計和降低簽核組合複雜性，提 供了準確的分析結果，而不會犧牲 設 計 性 能，並 加 快 設 計 時 序 收 斂。
摩爾定律已經放緩，但它影響 了多個小晶片設計的普及，以便在 無須傳統製程縮放的情況下產生 更高的頻寬、更低的功耗和更小的 面積設計。當今可用的各種單點工 具和方法僅解決了設計3D-IC中一 部分複雜的挑戰。在設計3D堆疊或 2.5D配置時，當前的方法是擴展成 3D維度。Cadence Integrity 3D-IC 平台是業界首個用於系統規劃、設 計實現和準確早期分析的整合型 解決方案。它透過統一的階層式數 據庫，利用Cadence業界領先的數 位、類比和封裝和簽核技術、透過 在規劃和實現流程的早期提供系統 分析、和智慧實體驗證反饋，發展出 3D-IC平台，可提供真正的由3D-IC 系統驅動的PPA，同時避免成本高 昂的過度設計和3D-IC系統中單個 小晶片的臨界誤差。
結 論:達 成 系 統 級 效 能、功 耗與面積(PPA)
所有系統級分析工具的早期反 饋，是 3 D - I C 平 台 一 個 關 鍵 性 差 異。
(本文由Cadence Design Systems提供)
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2022年4月 | www.eettaiwan.com