Page 10 - 實現系統級效能、功耗與面積的3D-IC小晶片設計

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SPOTLIGHT
圖4:分層規劃與系統級設計優化。
( C T S )、優 化、佈 線 和 佈 線 後 各 項 步 驟，作為正常的佈局和佈線流程來 完成3D設計實現。
如今，許多多個小晶片組合使 用2.5D整合或使用RDL或矽中介層 來連接多個小晶片。矽中介層通常 位在帶有被動元件的較成熟技術節 點中，這使得它們更容易製造，並且 尺寸可以更大。中介層的物理實現 涉及晶片之間的佈線(例如，HBM 和ASIC之間)或晶片和封裝基板之 間的佈線。有些全佈線性的挑戰是 空間壅塞和可用佈線金屬層數量有 限。此外，這些路由通常必須經過 比晶片片上(on-chip)佈線更長的 距離，因此它們必須有直線連接， 不能轉折，並且必須掌控訊號完整 性。根據所設計的訊號類型，也需要 屏蔽一些長距離走線訊號和排線。
對於類比或射頻(RF)設計，主 要的設計實現平台是Virtuoso環 境。Integrity 3D-IC透過系統規劃 器與Virtuoso環境連接，完成的 設計可以將凸塊中的資料傳遞出 去，並讀取到Integrity 3D-IC平台 中的另一個晶片，從而為第二個晶 片上的連接凸塊創建最佳位置。 透過OpenAccess已有的資料交換 能力，進一步被用來在Virtuoso和 Integrity 3D-IC環境之間交換設計
具有特殊佈線和SI/PI分析的矽中 介層實現
個統一佈線和互連優化的自動佈線 器解決方案，可幫助用戶在數位化 實現過程中，快速實現同步時序、 面積、訊號完整性和可製造性收 斂。NanoRoute利用其高頻擴展， 具有處理特殊佈線管理的能力，例 如長度匹配、電阻匹配、河流形佈 線(long river routing)、屏蔽、45 度佈線等。它提供了一個全自動佈 線解決方案，具有高屏蔽率(接近 100%)、均勻分佈的線長、和最少 的過孔數(via count)。它將有網 格的佈線器性能特徵與離網靈活 性相結合，它同時基於對時序、面 積、功率、可製造性和良率的3D影 響，進行評估和優化互連拓撲，從 而實現矽中介層，此外也完成了先 進或成熟製程技術的高效能設計。 這確保了設計流片和生產晶片的平 穩路徑，同時評估和優化訊號完整 性、生產意識、佈線和時序等相互 依賴的目標，以加快設計收斂，同 時保持設計的原始構想。
資 料 。I C 封 裝 是 矽 晶 片 、 封 裝 到 電 路 板設計流程中的關鍵環節，Allegro 環境為PCB和複雜封裝的設計 和實現提供了完整且可擴展的技 術。Cadence的IC封裝設計技術使 設計人員能夠優化複雜的、單晶片 和多晶片打線封裝和覆晶封裝設 計，以降低成本和提高性能，同時 滿足較短的專案時程。Allegro環 境中的IC封裝資料庫可以直接導入 Integrity 3D-IC平台，用於與中介 層和基板的凸塊連接。這樣可以在 單一環境中考慮整個系統的同時， 進行封裝協同設計，使得封裝設計 步驟可大幅簡化。
Cadence的NanoRoute是一 www.eettaiwan.com | 2022年4月
在建構3D系統時，早期簽核分 析是獲得系統級反饋，以及在架構 選擇期間進行設計更改的關鍵。除 了靜態時序和功率、電子遷移、IR 分析和實體驗證等標準分析之外， 堆疊晶片系統還需要額外的簽核檢
與類比IC和封裝佈局工具協 同設計
早期系統級簽核