Page 9 - 實現系統級效能、功耗與面積的3D-IC小晶片設計

元件和物理設計類型組成的系統 級設計進行建模。來自不同製程技 術的不同晶片元件(die devices)可 以聚合在一起，用於系統級規劃和 管理。
2D到3D分區和實現—— 自上而下的方法
鑲嵌在邏輯晶片的頂部成為一種流 行的3D堆疊法，用於改善記憶體存 取延遲的狀況。
系統規劃器管理不同元件之間 的物理和邏輯關係。可以創建定義 出接觸層和接觸凸塊，來導入和管 理每個網絡的物理接觸點。網路可 以在連接的元件之間傳播和映射， 以形成晶片到晶片的連接，以及與 頂層系統設計的連接。可以透過為 每個元件和頂層設計創建或導入 網表或管腳定義文件(pin-mapping files)，來組裝系統級網表。頂層網 表(Top-level net)名稱可以在設計 週期中定義和管理。這些功能使系 統規劃器的運作環境，在進行3D-IC 系統設計創建、組裝、分析和管理時 更為理想。系統規劃器用於組裝、 配置和同時管理多晶片設計專案。
在一些多個小晶片設計中，小 晶片的劃分是預先確定的，但在其 他一些情況下，可以將原始晶片設 計，透過2D設計拆分為3D立體設 計過程中，進行功率、效能和面積 (PPA)的改進探索。一種方法是在 架構上以手動方式執行此操作， 先定義哪些邏輯電路在頂層晶片 上，哪些在底部晶片，然後進行3D 堆疊設計。另一種越來越流行的 技術是將設計中的所有功能模組 單元(macros)都放在一個晶片中， 而將所有標準元件單元放在另一個 晶片中。
圖3:多小晶片設計的資料管理複雜性。
由於眾所周知的摩爾定律「記 憶體牆」(memory wall)的瓶頸， 也就是晶片記憶體的大小和速度， 無法趕上處理器設計中電晶體數 量的成長速度，因此將記憶體晶片
SPOTLIGHT
Integrity 3D-IC利用Innovus 設計實現中獨特的混合佈局技術 將記憶體功能模組單元從2D設計 中分離出來，並自動將其分區並實 現為兩個同質層，頂部有一個記 憶體晶片，底部有一個帶有標準元 件單元的邏輯晶片。由於某些邏輯 功能(例如測試邏輯)可能需要與儲 存器駐留在同一晶片上，因此該流 程還透過有選擇性地將設計實現 中獨特的混合佈局技術將記憶體 功能模組單元和邏輯分區分配給 不同的晶片，讓用戶得以控制。該 流程依賴於3D混合佈局、凸塊分 配、和設計時的物理展開，以實現 完全佈局的時序感知堆疊設計。 一旦完成之後，用戶可以繼續運行 標準佈局實現步驟，如時脈樹綜合
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2022年4月 | www.eettaiwan.com