Page 38 - 實現系統級效能、功耗與面積的3D-IC小晶片設計

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運用擴展DTCO框架 評估半導體製程環境足跡
Marie Garcia Bardon、Bertrand Parvais，imec
一顆IC有多少環境足跡 (environmental footprint)?時 至今日，要回答這個問題仍不容 易，因為至今仍缺乏可準確評估晶 片製造對環境影響的全面性方法。 而比利時研究機構imec開發了一 種解決方案，透過擴展其設計-技 術協同最佳化(DTCO)框架，可以 估算當前和未來邏輯CMOS製程 技術的能耗、用水量和溫室氣體 排放量。
重要組成部份。 基於對氣候變遷、資源枯竭和
全面性方法，這對於在早期技術定 義階段就納入對環境因素的考量， 具有極大的挑戰性。
隨著製程節點演進而不斷提 升的技術複雜度，使得CMOS製 程技術對環境之影響的評估變 得非常複雜。多年來，在晶片製 造的所有步驟──包括前段製程 (FEOL)、中段製程(MOL)與後段製 程(BEOL)──都有新材料、元件 結構、製程與設備的導入，以確保 摩爾定律(Moore’s Law)的延續。 而對於未來的製程節點，有無數的 技術選項正在被探索，以確保能在 進一步縮小邏輯單元面積的同時， 也提升元件性能(即運作頻率)。
第一次分析顯示，由於晶片 技術日益複雜化，所有度量指標 隨著節點演進不斷增加。但DTCO 框架讓業者能在量產之前很早的 時間，就做出更具永續性的製造 選擇。imec的初步研究結果已經 在2020年的國際電子元件會議 (IEDM)上發表。
缺失的拼圖:對(未來) IC的 生命週期評估
日益受重視的半導體產業環 境永續課題
然而，當前的LCA方法還遠遠 不夠精確和完整，特別是運用在IC 上。最新公佈的關於晶片製造中使 用之物料平衡(mass balance)和 能量流(energy flow)資訊，針對 的是32奈米技術節點──這2010 年代的主流技術，而目前與即將問 世的CMOS製程技術環境資料很 難取得。
為了列印出更緊密的間距，微 影技術已經從單次曝光193奈米(浸 潤式)微影，進展到到雙重、三重甚 至四重圖形化方法。EUV微影設備 可用於7奈米節點並使製程步驟大 幅減少，但並不是每一家晶圓廠都 能實現這種轉移;要實現相同的間 距，有多種製程路線可供選擇。對 於未來的技術節點，30奈米以下的 列印間距將需要多個EUV微影-蝕 刻連續步驟。
半導體是密集使用能源、水、 化學品和原材料的產業，在半導 體製造過程中，會產生不同種類 的排放物，包括像二氧化碳和含氟 化合物這類的溫室氣體。為了最大 程度減少該產業對環境的影響，並 遵守各地方和全球的政策，在很長 的一段時間內，環境、健康與安全 (EHS)控制將成為每一家晶圓廠的
已知的製程資訊大多源於片 面，若不是來自設備或材料供應 商，就是來自半導體晶圓廠生產後 發佈的資訊，無晶圓廠IC業者完全 無法取得資訊。所以，仍缺乏一種
在前段製程，FinFET已經成
www.eettaiwan.com | 2022年4月
全球污染的日益關注，工廠和設備 供應商要為更環保的IC製造做出 更多努力。雖然EHS控制主要侷限 於化學品、減排和水資源管理，但 電子業者希望了解並減少其產品全 部生態足跡的佔用。減少足跡還可 確保業務的持續性──舉例來說， 如果涉及到稀有材料──或許會 為公司帶來競爭優勢。如今，許多 公司仰賴像是生命週期評估(LCA) 等方法，從材料採購到產品生命終 結評估其環境衝擊。
主要絆腳石:未來技術日益 提升的複雜度
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