Page 39 - 實現系統級效能、功耗與面積的3D-IC小晶片設計

INNOVATIONS
為7奈米技術節點的主流元件結 構;對於下一個技術節點，imec認 為(垂直堆疊)橫向奈米片(lateral nanosheet)會是發展方向，其次 是叉型片(forksheet)元件架構與 CFET (complementary FET)。
準閘極觸點(self-aligned gate contact)或埋入式電源軌(buried power rail)，可進一步改善晶片 不同部分之間的連結;但這也對 前、後、中段的晶片生產步驟帶來 影響。
imec使用擴展的DTCO框架， 對從28奈米到2奈米節點的不同 製造流程和整合方案進行量化和 基準測試。接下來將示範如何使 用該框架進行更具永續性的製造 技術選擇。
製程技術微縮會持續為電晶 體密度與更高速度帶來助益，在此 同時，針對微縮任務的各種假設之 PPACE分析顯示，從28奈米到2奈 米節點，每片晶圓的用電(3.46倍)、 純淨水消耗(2.3倍)與溫室氣體排放 (2.5倍)都有顯著增加。更詳細的評 估顯示，因為節點與節點之間的複 雜性提升──製程步驟增加、微縮 加速器的導入、金屬線數目增加，還 有採用多重圖形技術的必要性── 那些增加是確實會發生的。
為了跟上前段製程的微縮， 後段製程幾何尺寸也必須加速縮 小——這導致金屬間距越來越小， 導線的橫切面積也越來越小。多年 來，互連層的數量和最密集金屬線 的複雜性顯著增加，新的金屬化製 程方案正在被探索，新的金屬材料 也被導入應用，以降低最密集層的 電阻係數。
內含永續性的DTCO:imec 方法
整體趨勢:能源、超純淨水 與溫室氣體排放增加
從「快樂微縮」到設計-技術 協同最佳化
如前面所述，DTCO框架可以 作為環境指標分析的一個有趣基 礎，這些指標可以與標準PPAC指 標一併進行監測。DTCO考量了目 前和未來IC技術的製造流程，那 些可以和製程步驟和設備的相關 環境資訊相結合，從而分析功耗- 性能-面積-成本-環境(PPACE)的 評分。
伴隨這一演變而來的是 DTCO:也就是設計-技術協同最 佳化。大約在2005年前後，半導 體社群仍活在一個「快樂微縮」 (happy scaling)時代。在那時 候，隨著電晶體不斷縮小，在功 耗(power consumption)、性能 (performance)、面積(area)和製 造成本(fabrication cost;以上 四項簡稱為PPAC)方面為整個系 統帶來優勢。但自2005年以來， 對於只有元件製造技術和設計必 須共同最佳化、才能保持優勢的 認知逐漸提升。
imec將電能消耗、超純淨水 使用和溫室氣體排放，做為評估環 境影響的主要指標。為了以這些指 標擴展DTCO框架，imec團隊使用 了自家12吋晶圓廠的資料，輔之以 來自設備供應商生態系統的資訊。 如此一來，不同的專有知識資訊就 可以被串接起來。
在電晶體層級，被觀察的環 境指標呈現下降，是因為標準單 元進一步微縮、性能改善，但到了 3奈米與2奈米節點，該種下降已 經飽和。查看不同指標的結果，可 以細部分析以追蹤最大的貢獻因 素:在每片晶圓的能源消耗(來自 於個別製程步驟之用電量的總和) 方面，前、中、後段製程都呈現增 加;以前段製程為例，閘極模組製 造步驟似乎是最大的貢獻因素。
透過導入微縮加速器(scaling booster)的支援，DTCO能進一步 縮小面積，不是在電晶體上而是 在標準單元(standard cell)的層 級上。所謂的微縮加速器，如自對
其目的是對已經處於探索 階段的不同製程微縮選項進行 PPACE分析，以識別量產前的瓶 頸、風險和機遇。這需要一種真正 的整體性方法來進行正確評估; 舉例來說，據了解每一台EUV設 備所消耗的電力，大約是傳統193 奈米(浸潤式)微影工具的十倍。 但是，EUV將大幅減少製程步驟， 故在計算總用電量時必須考量到 這一點。
超純淨水在半導體製造中被 用於濕式設備沖洗晶圓片，以及被 用在化學機械研磨(CMP)步驟。這 些步驟會隨著製程微縮而大幅增 加，每一代節點的超純淨水消耗量
2022年4月 | www.eettaiwan.com
37