Page 46 - 歷經一番寒徹骨DDR5記憶體主流時代即將來臨？

44
設計新技術
將CFET用於1nm及以下節點製程
Naoto Horiguchi、Julien Ryckaert，imec
互補式場效電晶體(CFET)在4T軌道單元設計中優於叉型片電晶體 (forksheet transistor)，使其成為1nm以下邏輯技術節點的極具 吸引力的元件架構。
一的Julien Ryckaert表示:「在 CFET架構中，nMOS和pMOS元 件相互堆疊。堆疊從單元高度角 度看消除了n-p間距，進一步實現 了有效通道寬度的最大化，進而 使驅動電流最大化。還可以借助 由此產生的面積增益將軌道高度 推至4T及以下。」
imec在VLSI 2021上介紹的 叉型片元件架構，將奈米片電晶 體系列擴展到1nm甚至1nm以下 的邏輯節點。在叉型片元件中，由 於減小了n型和p型電晶體之間的 間距，因此可以使有效通道寬度 大於傳統閘極全環(GAA)奈米片元 件。這將有利於改善電晶體的驅動 電流(或直流性能)。此外，更小的 n-p間距可以進一步降低標準單元 高度，逐步將標準單元推向4T軌道 高度設計，從而使得4條單元內部 金屬線都能適配標準單元高度。
始，然後是中間犧牲層的沉積，然 後是頂部通道的磊晶生長。本文另 一位作者Naoto Horiguchi認為: 「雖然這似乎是建構CFET最直接 的方法，但處理流程相當複雜。例 如，這種堆疊方法會導致垂直結構 的縱橫比非常高，從而為鰭(fin)、閘 極、間隔物和源極/汲極觸點的後續 圖案處理帶來嚴峻挑戰。」
但是對於4T單元設計和窄至 16nm的金屬間距來說，即使叉型 片變得很窄也難以提供所需的性 能。這也正是互補式FET或CFET 可以發揮作用的地方。本文作者之
目前業界正在探索兩種可能 的整合方案，以實現具有挑戰 性的nMOS-pMOS垂直堆疊:即 單片式(monolithic)和順序式 (sequential)。
兩種不同的實現方案: 單片式和順序
或者，可以使用由若干區塊 組成的順序式製造流程來製造 CFET。首先，對底層元件進行處 理直到觸點。接下來，使用晶片到 晶片鍵合技術，透過晶片轉移在 該層的頂部創建覆蓋半導體層。 然後，整合頂層元件，並連接頂部 和底部閘極。Ryckaert指出:「從 整合的角度來看，這種流程比整 體流程更簡單，因為底層和頂層元 件都可以以傳統的『二維』方式單 獨處理。此外，它為n型和p型元件 提供了整合不同通道材料的獨特 可 能 性。」
單片式CFET流程從底部通道 的磊晶生長(epitaxial growth)開
這兩個流程各有自己的優缺 點。透過開發模組和整合步驟、量 化PPAC (功率、性能、面積、成本) 成本效益、簡化每個製程流程的複 雜性，imec做出了很大的貢獻。
圖1:從FinFET到奈米片，再到叉型片，最後到CFET。
www.eettaiwan.com | 2022年11月
之前，本文作者對4T標準單
最佳化的順序式CFET是有 效替代方案
DESIGN CORNER