Page 6 - 實現系統級效能、功耗與面積的3D-IC小晶片設計

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SPOTLIGHT
封面故事
實現系統級效能、功耗與面積的 3D-IC小晶片設計
益華電腦(Cadence Design Systems)供稿
在邁向先進製程節點的進展中，硬體擴展不斷地受到挑戰，使得超大規模資料中心和人工智慧(AI)設計對運 算效能和資料傳輸的要求，已經到了最高的程度。先進系統單晶片(SoC)在尺寸上已經到了光罩的極限，因此 需要找到創新的解決方案來延續摩爾定律，並且降低功耗、提高效能。在同一封裝中將晶片做3D立體堆疊， 和使用矽中介層的多小晶片系統2.5D封裝，已經成為新的解決方案。當然，這兩種方式也面臨著各自的挑戰。
3D-IC設計需求
一些先進的SoC，例如 GPU、CPU和多核心AI晶片面臨的 另一大挑戰，是它們的晶粒尺寸(die size)已達到標線限制，這表示單一 晶粒已經無法在物理量度上，去整 合大規模擴展像是邏輯功能、記憶 體和輸入/輸出(I/O)這些模組，而 這對於資料和運算等密集型的應用 程序是至關重要的。這也使得管理 相關成本和良率變得越來越困難。
封裝(SiP)正在成為一種可行的替代 方案，其中類比和數位IP模組、甚至 完整的IC和SoC，都可以透過再分 佈層或矽基板層相互連接。
觸及物理學的極限只是一個開 端，在面對微縮的幾何面積所帶來 的挑戰時，近來發展出的先進技術 將可加大設計的擴展性。晶片設計 人員必須開發新穎的異質架構，以 便將它們運用到積體電路(IC)當中， 使其產生更高效率和更大效用，特 別是在超大規模運算、5G通訊、汽 車和AI等市場領域。隨著FinFET技 術的進步，儘管我們擁有性能更好 的電晶體，但每個電晶體的成本和 複雜性都也持續增加，這使得7奈 米(nm)及更小的IC設計變得困難 且昂貴。
基於這些趨勢，最終需要一種 矽晶片分解方法，將不同技術節點 中的多個小晶片組裝在一個封裝 上。並非每個邏輯功能都需要被設 計在最先進的節點中，因此，系統級
隨著晶粒之間(die-to-die)連 接技術的改進，IC的3D堆疊是應對 這些挑戰的另一種解決方案，因此 獲得了極大的關注。在同一個共享 封裝上的選擇性3D立體堆疊也廣被 討論，因此，現在解決摩爾定律放 緩的方法，更多的是透過晶片中的 模組整合來驅動，而不是電晶體縮 放。總之，多個小晶片和晶粒堆疊方 法降低了整體一次性工程費用的成 本，提高了設計功能和性能，也降低
www.eettaiwan.com | 2022年4月