Page 7 - 實現系統級效能、功耗與面積的3D-IC小晶片設計
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了功耗，透過有效使用Z方向堆疊克 服了光罩尺寸(reticle size)限制，並 提供了更靈活的IP使用模型，同時 縮短創新產品的上市時間。
規劃、設計和分析此類多個小 晶片SiP面臨著一系列的挑戰。使 用現有的工具和方法，可以進行「分 散式晶粒」(die-by-die)設計並連接 中介層或重佈線層(RDL)上的部件。 這是一種由下而上的方法，用於當 今的多個小晶片設計中，其中不同 的晶片和封裝是由各個專案團隊設 計，選 擇「 現 成 的 」I P，一 切 都 在 頂 層聚合，這涉及到很多檔案的傳遞 和資料庫格式交換。組裝完成後， 一些頂層佈線是透過多種佈線解 決方案來完成，這些解決方案可以 執行特定角度的佈線形狀。
合相互連接或針對特定應用 設計。這可能會導致對單個晶 粒或小晶片進行昂貴的過度 設計，從而降低整個系統的 性能。
多個小晶片(Multi- Chiplet)/3D-IC設計挑戰
• 必須有一種有效的方法來進 行頂層聚合和設計模型簡化， 以建構具有凸塊規劃和互連 優化的完整系統，同時考慮到 小晶片在封裝基板上的放置。 很多時候，這一步驟會因為錯 誤的設計模型簡化(incorrect abstraction)，導致引起太多 次的重複修改。
但 是，這 種 方 法 有 一 些 限 制: • 並非所有組件都設計為最適
• 小晶片創建的聚合系統需要 系統級的驗證，儘管每個單獨 的小晶片都通過了簽核檢查， 例如靜態時序分析(STA)、電 源、電子遷(EM)和電壓(IR)分 析，但在系統中連接在一起的 所有這些都需要額外的驗證。 因此，「設計收斂」(design c l o s u r e ) 涉 及「 系 統 級 收 斂 」，
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以及額外的驗證檢查，例如翹 曲(warpage)等長期影響就需 要熱應力和機械應力檢查，對 於在RDL或矽中介層上彼此相 鄰放置的小晶片，就需要進行 電磁干擾(EMI)，以及訊號和電 源完整性(SI/PI)分析。
這種多個小晶片系統的成功 設計環境應該是整合性的，而且是 模組化的。它應該能夠以由下而上 的設計方法組裝多個小晶片，同時 也可以使用由上而下的設計方法將 系統視為一個整體，完整的將系統 劃分為小晶片(如果需要的話)。它 應該能夠妥善地整合，以便能在晶 片和封裝兩個世界之間無縫傳遞資 料，卻又能夠單獨實現和分析每個 單獨的晶片，以進行晶片簽核和系 統級收斂。換句話說，它應該預先 掌握設計意圖、支援設計模型簡化， 進而達到系統整體規劃的概念，獲 得系統級效應(如熱和功耗)提供的 早期反饋，並透過無縫實現和分析 達到系統融合，同時考慮晶片和封 裝效應。
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整合性解決方案的需求—— 新一代3D-IC平台
圖1:多個小晶片系統之系統級檢查。
Cadence推出Integrity 3D-IC 2022年4月 | www.eettaiwan.com
新一代3D-IC平台是用於實現 異質與同質2.5D和3D立體堆疊設 計的規劃、實現和簽核，能夠整合 多個小晶片的整合方案。該平台由 多個模組化子流程組成，將系統級 規劃和分析元素與實際實體設計和 早期分析相結合，顯著提高了3D-IC 設計的生產力。
